Exemple de dut

Les classes sont mieux placées dans les packages, car les packages permettent une réutilisation et donnent également le contrôle sur les espaces de noms du programme SystemVerilog. L`exemple de ce didacticiel inclut un environnement de vérification consistant en un ensemble de classes, dont la plupart sont placées textuellement au sein d`un package, un module représentant la conception-sous-test et un seul module de niveau supérieur associant les deux ensembles. On peut écrire toute l`affirmation qu`il ou elle veut écrire dans un fichier seprate et en utilisant bind, il ou elle peut lier les ports de son fichier d`affirmation avec le port/signaux de la RTL dans son code banc. Le seq_item_port est déclaré dans la classe ovm_driver elle-même, il est disponible par héritage et son type est ovm_seq_item_pull_port. Le devoir de Gladstone s`applique à une tâche ou à une responsabilité imposée par l`occupation, le rang, le statut ou l`appel. Vous trouverez le code source de ce premier exemple dans le fichier ovm_getting_started_1. Exécutez le VI, vous devez voir chaque point de test mettre à jour les résultats dans la colonne centrale. Certains économistes soutiennent que les prix de consommation plus élevés qui en résultent, les revenus et les profits des producteurs plus élevés et les recettes publiques plus élevées font des devoirs un moyen de transférer efficacement de l`argent de U. L`environnement de vérification se compose de deux composants de vérification, d`un séquenceur et d`un pilote, et d`une troisième classe représentant la transaction passée entre eux. Parce qu`il existe une grande variété de DUTs, les procédures de test varient. La façon dont l`usine crée une instance est assez compliquée.

Dans les essais semi-conducteurs, le dispositif testé est un dé sur une plaquette ou la partie emballée résultante. Mexique et l`élimination progressive des autres droits de douane parmi les États-Unis. La macro ovm_sequencer_utils fournit l`automatisation d`usine pour le séquenceur. Une fois les copeaux sciés et emballés, l`équipement de test peut se connecter aux puces à l`aide de douilles ZIF (parfois appelées contacteurs). Les résultats sont présentés comme un gain vs et le concepteur de RTL ne veut pas l`ingénieur de vérification de modifier son RTL pour le bien d`ajouter l`affirmation alors, la fonctionnalité de liaison de SystemVerilog vient pour le sauvetage. La macro ovm_update_sequence_lib_and_item fait cela. Il est important de mettre une approximation appropriée pour le gain de DUT avant d`exécuter le test. Le constructeur d`un ovm_sequencer prend les mêmes arguments qu`un constructeur ovm_drivers. Le premier argument à ovm_report_message est un type de message et le deuxième argument le texte du message. La méthode set_global_timeout définit la minuterie de surveillance mentionnée ci-dessus pour s`assurer que chaque méthode d`exécution retournera finalement, en particulier les méthodes d`exécution qui attendent des événements ou des files d`attente vides. Son devoir premier à la réunion était de prendre la présence.

La méthode Run effectue également un appel à ovm_report_message pour imprimer un rapport. L`usine est utilisée pour la cohérence, bien que la flexibilité fournie par l`usine n`est pas nécessaire dans ce cas: nous pourrions tout aussi bien avoir utilisé de nouveaux pour instancier l`environnement.

Be Sociable, Share!

Leave a comment

Comments are closed.